三星(Samsung)即將量產(chǎn)用于其Exynos8SoC的14奈米(nm)LowPowerPlus(LPP)制程，這項(xiàng)消息持續(xù)引發(fā)一些產(chǎn)業(yè)媒體的關(guān)注。三星第二代14nmLPP制程為目前用于其Exynos7SoC與蘋(píng)果(Apple)A9SoC的第一代14nmLowPowerEarly(LPE)制程提供了進(jìn)一步的更新。
業(yè)界目前共有三座代工廠有能力制造這種鰭式場(chǎng)效電晶體(FinFET)：英特爾(Intel)、三星和臺(tái)積電(TSMC)。TechInsights曾經(jīng)在去年五月剖析用于Exynos7420SoC的三星14nmLPE制程，當(dāng)時(shí)在討論這項(xiàng)用于制造電晶體的制程技術(shù)時(shí)仍有所限制。而今，在幾乎過(guò)了一年后，大家已經(jīng)開(kāi)始討論三星的升級(jí)版14nmLPPFinFET制程了。
然而，預(yù)計(jì)要到今年春季末取得三星的Exynos8890SoC或高通(Qualcomm)的Snapdragon820SoC樣本后，才可能完全掌握這項(xiàng)制程技術(shù)的細(xì)節(jié)。不過(guò)，我們可以進(jìn)一步揭密用于Exynos7420SoC的更多14nmLPE制程技術(shù)細(xì)節(jié)，同時(shí)也有助于預(yù)期下一代LPP制程的新進(jìn)展。
我們從觀察典型三星14nmLPEFinFET電晶體的SEM側(cè)視圖開(kāi)始(圖1)。電晶體通道如同矽鰭片(SiFin)般地形成，而非由圖片的左下角向右上方生長(zhǎng)。這些鰭片被埋在電介質(zhì)下方而無(wú)法直接看到，因此，我們以箭號(hào)指示其方向。金屬閘就位于正交方向，覆蓋在整個(gè)鰭片的兩側(cè)與頂部。在閘電極的任一側(cè)可看到較大的源極與汲極(S/D)觸點(diǎn)。
圖1：三星14nmLPEFinFET電晶體的側(cè)視SEM圖
（來(lái)源：TechInsights）
也許從另一張三星FinFET電晶體的平面圖(圖2)中能更清楚的看到閘極與鰭片的布局。四片矽鰭以垂直的方向排列在水平方向的金屬閘極正下方。這兩種電晶體結(jié)構(gòu)周圍都圍繞著一個(gè)阱觸環(huán)，用于隔離其與晶片上的其他電路部份。
該鰭片間距約有49nm，必須采用雙重圖案制程來(lái)制造。在此提供了兩種選擇：英特爾所使用的‘雙微影蝕刻’(LELE)，或是‘自對(duì)準(zhǔn)雙微影圖案法’(SADP)。我們認(rèn)為三星采用了LELE制程為鰭片制圖，但最后還需要額外使用光罩與微影制程，才能中斷電晶體的兩端。
圖2：三星14nmFinFET電晶體的平面圖
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圖3是Exynos7420所使用的典型NMOS電晶體之TEM橫截面圖，而且我們還注意到閘極長(zhǎng)度經(jīng)測(cè)量約有30nm，這跟所宣稱的14nm制程節(jié)點(diǎn)差距頗多，而在表1中所整理的英特爾和臺(tái)積電的情況也是一樣的。稍后我們將進(jìn)一步討論這個(gè)問(wèn)題。
電晶體閘極使用替代性閘極制程制造，包括沈積犧牲層(通常為多晶矽)、圖案化與蝕刻，形成大約30個(gè)較寬的條形(stripe)區(qū)域。這些條形區(qū)域可定義出電晶體閘極長(zhǎng)度。
圖3：三星Exynos7420的NMOS電晶體橫截面圖
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接著，側(cè)壁間隔層(SWS)沿著閘極側(cè)面形成，并且用于作為掘入蝕刻定義及隨后的外延生長(zhǎng)——為NMOS電晶體(eSi)生長(zhǎng)矽，以及為PMOS電晶體生長(zhǎng)矽鍺(eSiGe)等。在完全形成源極/汲極后，以氧化物填充腔室，接著再進(jìn)行化學(xué)機(jī)械研磨(CMP)制程。
PMOS源極/汲極區(qū)域的SiGe具有圍繞矽鰭的較大晶格常數(shù)，因而在PMOS電晶體上產(chǎn)生壓縮應(yīng)變，從而提高其驅(qū)動(dòng)電流。大量摻雜的SiGe與NMOSeSi源極/汲極也包覆在鰭片兩側(cè)，為鎢填充的觸點(diǎn)提供較大的接觸貼片，從而為電晶體實(shí)現(xiàn)更低的接觸電阻。
圖4：三星14nm節(jié)點(diǎn)的PMOS電晶體管
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在此移除該犧牲層閘極，并以其閘電介質(zhì)與金屬填充該閘極。圖5顯示金屬填充的NMOS與PMOS電晶體，兩個(gè)閘極就位于隔離區(qū)域的正上方。這些電晶體共用一個(gè)通用的氧化鉿(HfO)/氧化物高k閘極電介層堆疊。高密度的HfO隨電晶體邊緣外圍繞的暗帶襯托而清楚顯現(xiàn)。閘極氧化層則環(huán)襯在HfO的表面之外。
HfO的內(nèi)面則環(huán)襯著NMOS與PMOS功函數(shù)金屬層，用于設(shè)定電晶體的閾值電壓，這些金屬分別擁有不同的組成。
閘極填充部份也有一點(diǎn)不同。從圖中可看到NMOS電晶體的內(nèi)層部份襯著氧化鈦(TiN)，再以鎢(W)填充，但PMOS電晶體則不然。閘極長(zhǎng)度較短的PMOS電晶體并未使用鎢填充，原因在于TiN封閉閘極頂部，無(wú)法再為其填充鎢；而這也導(dǎo)致靠近底部的部份形成真空。在閘極長(zhǎng)度較長(zhǎng)的PMOS電晶體由于TiN未封閉閘極頂部，因而會(huì)再度出現(xiàn)鎢填充。
圖5：虛擬NMOS和PMOS電晶體
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我們?cè)谇懊嬖?jīng)提到三星的FinFET電晶體較所描述的制程節(jié)點(diǎn)長(zhǎng)度更長(zhǎng)，但并不是只有三星如此。包括英特爾與臺(tái)積電所支援的FinFET閘極長(zhǎng)度也比其制程節(jié)點(diǎn)更長(zhǎng)(如表1)。事實(shí)上，以微影尺寸的方式來(lái)看，與其所宣稱的制程節(jié)點(diǎn)也不盡相同。這究竟是怎么一回事？
表1：三星、英特爾與臺(tái)積電的電晶體尺寸比較
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圖6提供了一個(gè)線索。透過(guò)圖6分別描繪出針對(duì)幾個(gè)先進(jìn)邏輯元件所測(cè)得的實(shí)體層閘極長(zhǎng)度、制造商所宣稱的制程節(jié)點(diǎn)，以及電晶體的接觸閘間距。電晶體以130nm節(jié)點(diǎn)進(jìn)行制造時(shí)，較大的閘極長(zhǎng)度更接近制程節(jié)點(diǎn)。但從110nm到65nm，閘極長(zhǎng)度微縮的速度較制程節(jié)點(diǎn)更快速，也比制程節(jié)點(diǎn)更短。至于45nm及其更小的制程，閘極長(zhǎng)度的微縮速率則減緩。
我們還為相同的元件繪制出接觸閘間距，這一間距長(zhǎng)度是制程節(jié)點(diǎn)的3.3倍，而且所有的制程節(jié)點(diǎn)在這一點(diǎn)上都是一樣的。我們還發(fā)現(xiàn)最小的金屬間距也可擴(kuò)展到大約3倍的制程節(jié)點(diǎn)。
我們經(jīng)常使用接觸閘間距和6TSRAM單元面積來(lái)代表制程節(jié)點(diǎn)；但這導(dǎo)致了一個(gè)問(wèn)題：所謂的16nm或14nm制程節(jié)點(diǎn)真的是這樣的節(jié)點(diǎn)尺寸嗎？例如，三星的鰭片間距、閘極長(zhǎng)度、接觸閘間距以及6TSRAM單元面積，都比英特爾的14nm更大，其6TSRAM單元面積也比臺(tái)積電的16nmSRAM更大。那么，它究竟是不是真的14nm制程？
我們之中有一名工程師認(rèn)為，鰭片間距最接近于制程節(jié)點(diǎn)，就像我們?cè)贒RAM中看到的主動(dòng)間距以及在NAND快閃記憶體中的STI間距一樣。我們?cè)诒?中列出了英特爾、三星與臺(tái)積電16/14nm元件的1/3鰭間距，這看起來(lái)的確更能代表制程節(jié)點(diǎn)。
圖6：電晶體閘極長(zhǎng)度、接觸閘間距與制程節(jié)點(diǎn)的比較
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那么，我們應(yīng)該可期待三星新一代的LPP制程有些什么變化？三星在最近的新聞發(fā)布中提到LPP制程將可提高15%的電晶體開(kāi)關(guān)速度，同時(shí)降低15%的功耗。這些都是透過(guò)增加電晶體的鰭片高度以及增強(qiáng)應(yīng)變工程而實(shí)現(xiàn)的。而我則預(yù)期還會(huì)有一點(diǎn)點(diǎn)的制程微縮，從而使其電晶體尺寸與6TSRAM單元面積更接近于英特爾的14nm制程節(jié)點(diǎn)。
而今，我們正滿心期待盡快從Apple與三星的下一代智慧型手機(jī)中取得Exynos8SoC或Snapdragon820SoC，好讓我們一窺第二代14nmLPP制程節(jié)點(diǎn)的變化。
01月07日 18:14
